logic ドモルガンの法則
論理回路を扱う場合の重要な法則です。HDLを使った論理設計では論理合成ツールが回路の最適化を行うため、設計者自身がブール代数などを使って回路の最適化を行うことはほとんどありませんが、ドモルガンの定理は、HDLを使った論理回路設計でも使用する...
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logic logic 主加法標準形
真理値表から論理式を作成するとき、主加法標準形は真理値表の出力値が1の行に注目して論理式を表現します。主加法標準形は、真理値表で出力が1になっているすべての行の入力の最小項を求め、それらをすべて論理和(OR)することで真理値表と同じ論理式を...
logic 主乗法標準形
真理値表から論理式を作成するとき、主乗法標準形は真理値表の出力値が0の行に注目して論理式を表現します。主乗法標準形は、真理値表で出力が0になっているすべての行の入力の最大項を求め、それらをすべて論理積(AND)することで真理値表と同じ論理式...
logic ベイチ図の例 (2変数)
ベイチ図を使った論理式の作成例として、2入力のORゲートを取り上げます。図1: 2入力ORゲートのシンボル表1: 2入力ORゲートの真理値表入力出力ABZ000011101111ORゲートの真理値表からベイチ図を作成2行2列+見出しの表を作...
logic ベイチ図の例 (3変数)
3変数の論理式からベイチ図を作成し、論理式の簡略化(論理圧縮)を行います。3変数のうち、2変数を行方向に、1変数を列方向に割り当てることにします。
logic カルノー図の例 (2変数)
カルノー図を使った論理式の作成例として、2入力のORゲートを取り上げます。図1: 2入力ORゲートのシンボル表1: 2入力ORゲートの真理値表入力出力ABZ000011101111ORゲートの真理値表からカルノー図を作成2行2列+見出しの表...